Interested Article - SW26010

SW26010 260-ядерный процессор , спроектированный китайским в Шанхае . В процессоре реализована 64-битная RISC -микроархитектура ShenWei , разработанная в Китае . SW26010 состоит из 4 групп (называемых кластерами) по 64 «вычислительно-процессорных элемента» ( compute-processing elements, CPE ), расположенных в виде матрицы 8×8 элементов. CPE исполняют SIMD -инструкции и могут выполнять за один цикл 8 операций над числами одинарной точности . Каждый кластер сопровождается более традиционным ядром общего назначения, называемым «управляющим процессорным элементом» ( management processing element, MPE ), и обеспечивающим функции мониторинга и управления . Каждый кластер имеет свой собственный контроллер памяти DDR3 SDRAM и ( англ. ) со своим собственным адресным пространством . Процессор работает с тактовой частотой 1,45 ГГц .

Каждый CPE обладает ( англ. ) размером 64 Кб для данных и 16 Кб для инструкций, и соединены посредством ( англ. ), вместо традиционной ( англ. ) . MPE имеет более традиционную схему с 32 Кб кеш-памяти 1-го уровня для данных и инструкций и 256 Кб кеш-памяти 2-го уровня . Сеть-на-кристалле соединена с единым внутрисистемным интерфейсом, который соединяет микросхему с внешним миром.

SW26010 применяются в суперкомпьютере Sunway TaihuLight , который с ноября 2016 по июнь 2018 года занимал 1-е место по производительности в рейтинге TOP500 . В Sunway TaihuLight используется 40 960 процессоров SW26010, производительность в тесте LINPACK достигает 93,01 P FLOPS .

Примечания

  1. Dongarra, Jack . www.netlib.org (20 июня 2016). Дата обращения: 20 июня 2016. 10 ноября 2018 года.
  2. Fu, H H; Liao, JF; Yang, J Z. (англ.) // Chinese Academy of Sciences : journal. — 2016. — doi : . 25 января 2020 года.
  3. Trader, Tiffany . HPC Wire (19 июня 2016). — «Each core of the CPE has a single floating point that can perform 8 flops per cycle per core (64-bit floating point arithmetic) and the MPE has a dual pipeline each of which can perform 8 flops per cycle per pipeline (64-bit floating point arithmetic)». Дата обращения: 21 июня 2016. 21 июня 2016 года.
  4. Hemsoth, Nicole . The Next Platform (20 июня 2016). Дата обращения: 20 июня 2016. 21 июня 2016 года.
  5. Lendino, Jamie . Extremetech (20 июня 2016). — «"The TOP500 report said that the chip also lacks any traditional L1-L2-L3 cache, and instead has 12KB of instruction cache and 64KB “local scratchpad” that works sort of like an L1 cache."». Дата обращения: 21 июня 2016. 21 июня 2016 года.
  6. . Дата обращения: 18 октября 2017. 18 октября 2017 года.
  7. . TOP 500 (14 ноября 2016). Дата обращения: 26 ноября 2016. 3 декабря 2016 года.
  8. . iXBT.com. Дата обращения: 5 февраля 2020. 5 февраля 2020 года.
Источник —

Same as SW26010